圖14.23(a)為- CMOS反相器，上方PMOS的柵極與下方NMOS的柵極相連，兩種器件皆為加強(qiáng)型MOSFET；對(duì)PMOS器件而言，閾值電壓VTn小于零，而對(duì)NMOS器件而言，閾值電壓VTn大于零（通常閾值電壓約為1/4VDD）．當(dāng)輸入電壓Y1為接地或是小的正電壓時(shí)，PMOS器件導(dǎo)通(PMOS柵極-地間的電勢為-VDD，較vTp更小)，而NMOS為關(guān)閉狀態(tài)．因而，輸出電壓Vo十分接近VDD。（邏輯1）．當(dāng)輸入為VDD時(shí)，PMOS(Vcs=0)為關(guān)閉狀態(tài)，而NMOS為導(dǎo)通狀態(tài)(Vi=VDD，>VTn)．所以，輸㈩電壓Vn等于零（邏輯），CMOS反相器有一個(gè)共同的特性：即在任一的邏輯狀態(tài)，在由VDD到接地間的串聯(lián)途徑上，其中有一個(gè)器件是不導(dǎo)通的，因而在任一穩(wěn)定邏輯狀態(tài)下，只要小的漏電流；只要在MOS開關(guān)電源狀態(tài)時(shí)，兩個(gè)器件才會(huì)同時(shí)導(dǎo)通，也才會(huì)有明顯的電流流過CMOS反相器．因而，均勻功率耗費(fèi)相當(dāng)小，只要幾納瓦，當(dāng)每個(gè)芯片上的器件數(shù)日增加時(shí)，功率耗費(fèi)變成一個(gè)主要限制要素．低功率耗費(fèi)就成為CMOS電路最吸收人的特征．
圖14. 23(b)為CMOS反相器的規(guī)劃．圖14.23(c)則為沿著A-A，的器件截面圖，在這個(gè)工藝中，先在n型襯底上停止p型注入摻雜而構(gòu)成一個(gè)P型阱（或p型槽）.p型摻雜濃度必需足夠高才干過度補(bǔ)償(overcompensate)n型襯底的背景濃度(backgrounddoping).關(guān)于p型阱的n溝道MOSFET，工藝則與前面所提過的相同，關(guān)于p溝道MOSFET而言，注入B、或(BF2)、離子至n型襯底構(gòu)成源極與漏極，而As+離子則可用于溝道離子注入來調(diào)整閾值電壓及在p溝道器件左近的場氧化層下構(gòu)成n+溝道阻斷，由于制造p溝道MOS-FET需求p阱和其他的步驟，所以制造CMOS電路的工藝步驟數(shù)是NMOS電路的兩倍，因而，我們?cè)诠に噺?fù)雜性與降低功率耗費(fèi)間需有所取舍，
除了上述的1，阱，另一個(gè)替代辦法是在1，型襯底內(nèi)構(gòu)成n阱，如圖14.24(a)所示．在這個(gè)，隋況下，n型摻雜濃度必需足夠高才干過度補(bǔ)償p型襯底的背景濃度（即ND>NA）．不論用p阱還是n阱，在阱中的溝道遷移率會(huì)衰退，由于遷移率是由全部摻雜濃度（NA十ND）決議的．最近有一種辦法為在輕摻雜的襯底內(nèi)注入兩個(gè)別離的阱，如圖14. 24(b)所示．這個(gè)構(gòu)造稱為雙阱(twin tubs).由于在任一阱中都不需求過度補(bǔ)償，所以能夠得到較高的遷移率。
一切CMOS電路都有寄生雙極型晶體管所惹起的閂鎖（latchup，或譯栓鎖）問題．一個(gè)可有效防止閂鎖問題的工藝技術(shù)為運(yùn)用深溝槽隔離( deep trench isola-tion)，如圖14. 24(c)所示，在此技術(shù)中，應(yīng)用各向異性反響離子濺射刻(anisotropicreactivesputteretching)刻蝕出一個(gè)比阱還要深的隔離溝槽．接著在溝槽的底部和側(cè)壁上生長熱氧化層，然后淀積多晶硅或二氧化硅以將溝槽填滿，這個(gè)技術(shù)消弭了閂鎖現(xiàn)象，由于n溝道與p溝道器件被深溝槽隔分開來，以下將討論關(guān)于溝槽隔離的細(xì)致步驟與相關(guān)的CMOS工藝.
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